第80章 加速冲刺 － “启明二号”剑指 tape－out(2/4)

噪声通过电源或者衬底耦合过来了！”

    顾维钧表情凝重，用示波器探针仔细测量着模拟电源和地线的噪声。“看来我们之前做的隔离措施还不够。需要在版图上增加更多的保护环（guard rg），并且把模拟和数字的电源域彻底分开，甚至可能需要独立的电源引脚（power p）。”他迅速判断道，并在版图中标记出需要修改的位置。

    而后端物理实现团队，则在进行最后的时序收敛（tig closure）和物理验证（physical verification）。

    “这条关键路径的延迟还是差一点点！setup ti viotion还有01纳秒！”负责时序优化的张伟，看着静态时序分析（sta）工具报出的结果，咬紧了牙关。这条路径贯穿了ar内核和高速缓存控制器，直接影响到芯片的最高运行频率。

    “试试手动优化这条路径的buffer插入和驱动强度！”陈家俊也在旁边指导，“或者……我们可以再试试用‘盘古’对这个区域重新做一次布局优化？它在时序驱动方面好像确实有独到之处。”

    自从上次在b模块上小试牛刀成功后，“盘古”p&r引擎在“启明二号”项目中得到了更广泛的应用。虽然它在处理全芯片级别的复杂设计时，稳定性和功能完整性上还不如商业工具，但在一些特定的、时序要求极为苛刻的关键模块或路径优化上，它往往能展现出惊人的效果。李志远的eda团队也与后端团队形成了紧密的合作关系，根据后端工程师在使用中反馈的问题和需求，快速迭代优化“盘古”引擎。这种“研”“用”结合的模式，不仅加速了“启明二号”的设计进程，也让“盘古”在实战中得到了快速的成长。

    张伟点点头，熟练地启动了“盘古”引擎，针对那条顽固的关键路径，进行了一次局部优化。半个小时后，新的时序报告出来了——违例消失了！时序裕量变成了正的005纳秒！

    “搞定！”张伟兴奋地喊了一声，引来了周围同事羡慕的目光。自研eda工具带来的效率提升，已经开始让这些一线工程师们切身体会到了甜头。

    除了设计本身的挑战，最终的物理验证环节更是不能有丝毫马虎。drc（设计规则检查）要确保
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